SoC芯片设计：数字逻辑综合工具实践 - DC视频教程

课程简介

        SoC芯片设计：数字逻辑综合工具使用教程是针对数字电路设计技术中级学员的课程，是数字电路设计工程师需要掌握的一项技能。该课程不仅是对逻辑综合技术的理论描述，更重要的是对逻辑综合技术的理论和逻辑综合工具用法的归纳，总结和升华，通过逻辑综合技术课程的SoC芯片学习可以快速成为一名合格的IC设计工程师。

        所谓综合就是把概念转化为可制造器件的过程，且该器件可以执行预期的功能。在现代的IC设计中，数字逻辑综合技术是数字IC设计工程师和后端设计工程师必须掌握的一门基本技能。首先，本课程主要基于业界主流的逻辑综合工具——synopsys公司的Design Compiler，从逻辑综合的基本概念，逻辑综合的基本流程作为切入点，让学员在大脑中先有一个总体的概念，对逻辑综合有一个初步的认识；其次，层层深入，逐步递进将枯燥乏味的逻辑综合命令一一呈现在读者面前；再者，以一个中小规模的RTL设计为例，运用课程中介绍的逻辑综合约束命令进行约束，并完成综合过程；最后，详细讲解和分析逻辑综合的结果；

        本课程最大的特色在于，不仅进行逻辑综合理论知识的阐述和剖析，而且进行现场操作和演示，显著提升教学效果，赢得广大学员的一致认可和好评！

课程对象

该SoC芯片设计课程适合于使用逻辑综合技术进行科研和IC设计的具有中级水平的学生和工程师，也适合于有志于从事IC设计工作，期望进入IC设计领域的相关人员。参加学习的学员需要具有数字电路的基础知识，才可完成本课程的学习。

课程大纲

第1课：introduction。主要介绍逻辑综合的基本概念、逻辑综合的基本流程、常见的Linux/Unix命令、Linux操作系统下文本编辑器gvim的使用等。

第2课：Design and Technology Data。主要介绍如何编写逻辑综合工具Design Compiler的setup文件、如何启动Design Compiler、工艺库的加载和分析、以及读取RTL设计的基本命令。

第3课：Design and Library Objects。首先，主要介绍了逻辑综合中涉及的对象（Object）概念，如Design、cell、Port、pin、net及clock，并以具体的命令和约束为例介绍如何区分这些对象（object）；其次是介绍了物集（object collection）的概念，并通过具体的实例演示了如何区分列表（List）和物集（collection）的概念。

第4课：Timing Constraints。首先讲解了逻辑综合中路径（path）的概念，并在此基础上详细讲解如何创建时钟（clock），为理想时钟网络进行建模，如何设置输入延迟（input delay），输出延迟（output delay）等时序约束，并进行了上机操作和演示。

第5课：Environment Attributes。本节内容主要围绕环境约束的三要素（PVT，制程process，电压voltage，温度Temperature ）进行阐述，讲解在实际综合过程中，如何对我们的RTL级设计添加环境相关的约束及约束的技巧。

第6~8课：Synthesis Optimization Techniques 。本节主要介绍了综合的基本方式分为自顶向下（top-down）和自底向上（bottom—up），边界优化（Boundary optimization），路径组（grouping），pipeline设计的优化，多内核（Multi-core）工作机制及时序约束的主要内容。

第9课：Timing Analysis 。本节主要讲述逻辑综合结束之后如何对逻辑综合的结果进行时序分析，并介绍和演示了常见的时序分析的命令和技巧，能够根据综合结果进行问题的定位。

第10课：Additional Constraint Options 。本节主要是对前面约束的一些补充和说明，尤其是一个SoC系统中涉及多个时钟，双时钟沿触发，数据输入端口有多个驱动，输出和多个负载的情况进行了介绍和分析。

第11课：Post-output data & Conclusion。主要介绍如何将逻辑综合的结果进行保存，以便后续分析和使用，主要包括综合之后的网表文件（.v）、数据库文件（.ddc）、约束文件（.sdc）等。

课程实验

通过实验手册和实验代码，进行大量的练习，熟练掌握Design Compiler工具。